本地数字交换机和接入网间V5接口专用芯片的研制
|
摘要
本论文的设计工作来源于信息产业部重点科研发展项目，研究V5接口的硬
件实现，其最终成果为设计研制V5接口专用芯片。
论文首先介绍了接入网和V5接口的有关知识，然后在对V5接口协议详细
分析研究基础上提出了V5接口专用芯片XY9901的总体设计方案。XY9901实现
了V5接口物理层和部分链路层功能，可同时处理四路的PCM数据，并可通过复
接方式将四路数据复用为一路输出。
论文对作者所设计实现的部分模块作了较为详细的介绍，包括弹性存储器的
设计和CRC编解码的设计以及位同步数字锁相环和抖动衰减锁相环的设计。
XY9901芯片的研制采用硬件描述语言Verilog进行自顶向下的设计，使用
Altera公司的CPLD Fled0K130E对设计进行了验证。论文最后介绍了芯片的
CPLD实现方法及硬件功能测试。
This paper is based on the emphasized developing project of
Information Industry
Ministry. This paper studies the hardware realization of V5
interface and aims at ASIC
design and implementation of V5.
First, the outline of Access Network and V5 interface is
introduced in this paper.
On the base of widely research and study, we present the hardware
realization scheme
of V5 interface (XY990 1) in detail. The chip accomplishes the
function of physical
layer and part of data link layer.
Several blocks such as ELST, CRC coder/decoder, Bit synchronous
digital phase
locked loop and jitter attenuate digital phase locked loop are
described in detail.
XY9901 is designed with Verilog Hardware Description Language. We
use Altera
CPLD Flex 1OK13OE to implement our design. The hardware test of
the design is
presented in the end of this paper.
件实现，其最终成果为设计研制V5接口专用芯片。
论文首先介绍了接入网和V5接口的有关知识，然后在对V5接口协议详细
分析研究基础上提出了V5接口专用芯片XY9901的总体设计方案。XY9901实现
了V5接口物理层和部分链路层功能，可同时处理四路的PCM数据，并可通过复
接方式将四路数据复用为一路输出。
论文对作者所设计实现的部分模块作了较为详细的介绍，包括弹性存储器的
设计和CRC编解码的设计以及位同步数字锁相环和抖动衰减锁相环的设计。
XY9901芯片的研制采用硬件描述语言Verilog进行自顶向下的设计，使用
Altera公司的CPLD Fled0K130E对设计进行了验证。论文最后介绍了芯片的
CPLD实现方法及硬件功能测试。
This paper is based on the emphasized developing project of
Information Industry
Ministry. This paper studies the hardware realization of V5
interface and aims at ASIC
design and implementation of V5.
First, the outline of Access Network and V5 interface is
introduced in this paper.
On the base of widely research and study, we present the hardware
realization scheme
of V5 interface (XY990 1) in detail. The chip accomplishes the
function of physical
layer and part of data link layer.
Several blocks such as ELST, CRC coder/decoder, Bit synchronous
digital phase
locked loop and jitter attenuate digital phase locked loop are
described in detail.
XY9901 is designed with Verilog Hardware Description Language. We
use Altera
CPLD Flex 1OK13OE to implement our design. The hardware test of
the design is
presented in the end of this paper.
引文
1、 韦乐平，《接入网》，第一版，北京：人民邮电出版社，1998。
2、 YDN-020，邮电部技术规定《本地数字交换机和接入网之间的V5． 1接口技术 规范》，1996。
3、 YDN-021，邮电部技术规定《本地数字交换机和接入网之间的V5． 2接口技术 规范》，1996。
4、 叶敏等，《接入网-ZXA10综合接入网系统》，第一版，北京：人民邮电出版社， 1998。
5、 夏宇闻，《复杂数字电路与系统的Verilog HDL设计技术》，第一版，北京： 北京航空航天大学出版社，1998． 8。
6、 肖定中、肖萍萍，《数字通信终端及复接设备》，第一版，北京：北京邮电学 院出版社，1990。
7、 ITU-T Recommendation G．704，Synchronous Frame Structures Used at 1544， 6312，2048， 8488 and 44 736 Bits／s Hierarchial Levels， July 1995．
8、 ITU-T Recommendation G．706， Frame Alignment and Cyclic Redundancy Check(CRC) Procedures Relating to Basic Frame Structures Defined in Recommendation G．704， April 1991．
9、 ITU-T Recommendation G．823，The Control of Jitter and Wander within Digital Networks Which are Based on the 2048 kbit/s Hierarchy．1993．
10、 Altera Digital Libray．January 2000．
11、 Cadence Open-book．
12、 Alex Gillepie， Access Networks：Technbology and V5 Interfacing，First Edition， Artech House 1997．
13、 胡华春，《数字锁相环的设计及实现》，第一版，上海：上海科学技术出版社， 1990。
14、 万心平、张厥盛等，《锁相技术》，修订版，西安：西安电子科技大学出版社， 1993。
15、 宋万杰、罗丰等，《CPLD 技术及其应用》，第一版，西安：西安电子科技大 学出版社，1999。
16、 李玉山、来新泉等，《电子系统及专用集成电路CAD 技术》第一版，西安： 西安电子科技大学出版社，1994。
17、 樊昌信，《数字专用集成电路设计》，第一版，北京：人民邮电出版社，1993。
18、 孙玉，《数字复接技术》，修订本，北京：人民邮电出版社，1991。
19、 罗伟雄、韩力等，《锁相技术及其应用》，北京：北京理工大学出版社，1990。
20、 刘颖、石战勇、李仲侠编著，《大规模集成电路PCM 终端及复接设备》，人民 邮电出版社，1996。
21、 ITU-T Recommendation G．964，V-Interf．aces at the Digital Local Exchange(LE)-V5． 1 Interfaces(Based on 2048kbit／s)for the Support of Access Network(AN)， June 1994．
22、 ITU-T Recommendation G．965，-V-Interfaces at the Digital Local Exchange(LE)-V5． 2 Interfaces(Based on 2048kbit/s)for the Support of Access Network(AN)， March 1995．
23、 杨赞、葛宁、史富强等，一种用于SDH 2Mbit／s支路输出口的全数字锁相环， 《通信学报》，1998． 2，第19卷第2期，P44-P45。
24、 Terng-Yin Hsu，Bai-Jue Shieh：An All-Digital Phase-Locked Loop(ADPLL)-Based Clock Recovery Circuit．IEEE Journal of Solid-State Circuits．August 1999 Vol．34． No．8．
25、 PM6344 Quadmple E1 framer data sheet，PMC-sierra Inc．issue5 1995．
2、 YDN-020，邮电部技术规定《本地数字交换机和接入网之间的V5． 1接口技术 规范》，1996。
3、 YDN-021，邮电部技术规定《本地数字交换机和接入网之间的V5． 2接口技术 规范》，1996。
4、 叶敏等，《接入网-ZXA10综合接入网系统》，第一版，北京：人民邮电出版社， 1998。
5、 夏宇闻，《复杂数字电路与系统的Verilog HDL设计技术》，第一版，北京： 北京航空航天大学出版社，1998． 8。
6、 肖定中、肖萍萍，《数字通信终端及复接设备》，第一版，北京：北京邮电学 院出版社，1990。
7、 ITU-T Recommendation G．704，Synchronous Frame Structures Used at 1544， 6312，2048， 8488 and 44 736 Bits／s Hierarchial Levels， July 1995．
8、 ITU-T Recommendation G．706， Frame Alignment and Cyclic Redundancy Check(CRC) Procedures Relating to Basic Frame Structures Defined in Recommendation G．704， April 1991．
9、 ITU-T Recommendation G．823，The Control of Jitter and Wander within Digital Networks Which are Based on the 2048 kbit/s Hierarchy．1993．
10、 Altera Digital Libray．January 2000．
11、 Cadence Open-book．
12、 Alex Gillepie， Access Networks：Technbology and V5 Interfacing，First Edition， Artech House 1997．
13、 胡华春，《数字锁相环的设计及实现》，第一版，上海：上海科学技术出版社， 1990。
14、 万心平、张厥盛等，《锁相技术》，修订版，西安：西安电子科技大学出版社， 1993。
15、 宋万杰、罗丰等，《CPLD 技术及其应用》，第一版，西安：西安电子科技大 学出版社，1999。
16、 李玉山、来新泉等，《电子系统及专用集成电路CAD 技术》第一版，西安： 西安电子科技大学出版社，1994。
17、 樊昌信，《数字专用集成电路设计》，第一版，北京：人民邮电出版社，1993。
18、 孙玉，《数字复接技术》，修订本，北京：人民邮电出版社，1991。
19、 罗伟雄、韩力等，《锁相技术及其应用》，北京：北京理工大学出版社，1990。
20、 刘颖、石战勇、李仲侠编著，《大规模集成电路PCM 终端及复接设备》，人民 邮电出版社，1996。
21、 ITU-T Recommendation G．964，V-Interf．aces at the Digital Local Exchange(LE)-V5． 1 Interfaces(Based on 2048kbit／s)for the Support of Access Network(AN)， June 1994．
22、 ITU-T Recommendation G．965，-V-Interfaces at the Digital Local Exchange(LE)-V5． 2 Interfaces(Based on 2048kbit/s)for the Support of Access Network(AN)， March 1995．
23、 杨赞、葛宁、史富强等，一种用于SDH 2Mbit／s支路输出口的全数字锁相环， 《通信学报》，1998． 2，第19卷第2期，P44-P45。
24、 Terng-Yin Hsu，Bai-Jue Shieh：An All-Digital Phase-Locked Loop(ADPLL)-Based Clock Recovery Circuit．IEEE Journal of Solid-State Circuits．August 1999 Vol．34． No．8．
25、 PM6344 Quadmple E1 framer data sheet，PMC-sierra Inc．issue5 1995．