LV/HV P-Well BCD[B]技术(1)的芯片与制程剖面结构

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英文篇名：Structure of LV/HV P-Well BCD[B] Chip(1) and Process 作者：潘桂忠 英文作者：PAN Guizhong;Shanghai Belling Co., Ltd;The 771 Electronics Technique Institute of China Aerospace Science and Technology Research Academy; 关键词：集成电路制造 ; HV ; LDMOS结构 ; LV/HV ; P-Well ; BCD[B]芯片结构 ; 制程剖面结构 英文关键词：IC manufacturing;;HV LDMOS structure;;LV/HV P-Well BCD[B] chip structure;;process profile structure 中文刊名：JCDL 英文刊名：Application of IC 机构：上海贝岭股份有限公司;中国航天电子技术研究院第七七一研究所; 出版日期：2018-05-30 14:16 出版单位：集成电路应用 年：2018 期：v.35;No.297 基金：上海市软件和集成电路产业发展专项基金(2009.090027) 语种：中文; 页：JCDL201806012 页数：5 CN：06 ISSN：31-1325/TN 分类号：48-52

摘要

LV/HV P-Well BCD[B]技术(1)能够实现低压5 V与高压100～700 V(或更高)兼容的BCD工艺。为了便于高低压MOS器件兼容集成,采用源区为硼磷双扩散形成沟道的具有漂移区的偏置栅结构的HV LDMOS器件。改变漂移区的长度,宽度,结深度以及掺杂浓度等可以得到不同的高电压。采用MOS集成电路芯片结构设计﹑工艺与制造技术,依该技术得到了芯片制程结构。
        LV/HV P-Well BCD[B] Technology(1) can realize BCD technology compatible with low voltage 5 V and high voltage 100～700 V(or higher). In order to facilitate compatible integration of high and low voltage MOS devices, a HV LDMOS device with drift region of the bias gate structure is used to form a channel with boron, phosphorus and double diffusion in the source region. The high voltage can be obtained by changing the length, width, junction depth and doping concentration of the drift region. The MOS integrated circuit chip structure design, process and manufacturing technology are adopted, and the chip process structure is obtained based on this technology.

引文

[1]潘桂忠.P-Well BiCMOS[B]芯片与制程剖面结构[J].集成电路应用,2017,34(10):48-52.
    [2]潘桂忠.CMOS芯片结构与制程技术分析[J].集成电路应用,2017,34(04):43-46.