文摘
Notre projet consiste à développer différentes techniques visant à maximiser la vitesse à laquelle un circuit peut traiter des données. Certaines optimisations, présentement faites entièrement à la main en utilisant des langages de bas niveau pour décrire les circuits, pourraient être faites automatiquement ou avec des outils dirigés par le concepteur. Ces techniques permettraient de réduire le temps nécessaire au développement d'un circuit rapide et/ou d'augmenter la performance d'un circuit.;Nous utilisons un algorithme d'ordonnancement utilisé en pipelinage logiciel (?software pipelining?), pour remplacer la technique habituelle utilisée sur les circuits (la resynchronisation, ou ?retiming?). Les circuits résultants ont des registres activés sur différentes phases d'horloge puisque l'ordonnancement peut donner des temps fractionnaires. Nous supportons une combinaison de registres activés sur les fronts et sur les niveaux de l'horloge, mais montrons qu'il est plus profitable d'utiliser seulement des registres activés sur les niveaux, du point de vue de la tolérance aux biais de synchronisation (?clock-skew?). Une méthode de preuve d'équivalence avec le circuit avant optimisation a été développée pour ces circuits qui ne sont pas supportés par les méthodes antérieures.;Nous présentons des bornes théoriques pour la tolérance maximale aux biais de synchronisation et le nombre de registres requis pour une certaine tolérance. Puis une méthode permettant d'atteindre la tolérance voulue, si elle est possible, sans diminuer les performances du circuit a été développée. Les méthodes antérieures de maximisation de la tolérance impliquaient une diminution de performance non négligeable. D'autres points sont aussi traités, mais sans aller en profondeur, soit: la resynthèse, le ?wave-pipelining? automatique et les horloges à période variable.
